項目名稱：    數(shù)字集成電路測試中的若干關(guān)鍵基礎(chǔ)問題研究

推薦單位：    中國科學(xué)院

項目簡介：    本項目屬于信息科學(xué)領(lǐng)域。測試是容錯計算的基礎(chǔ)技術(shù)、是集成電路行業(yè)的關(guān)鍵技術(shù)。本項目主要研究數(shù)字集成電路測試的基礎(chǔ)理論和測試方法學(xué)，科學(xué)發(fā)現(xiàn)與創(chuàng)新點為：

1．在國際上首次提出布爾過程的概念，把數(shù)字電路的邏輯行為與定時特性結(jié)合起來，用解析的方法系統(tǒng)地處理數(shù)字集成電路。彌補(bǔ)了數(shù)字集成電路測試?yán)碚摰牟蛔恪?

2．提出了可編程邏輯陣列（PLA）測試的閔方法（本領(lǐng)域國際公認(rèn)的25種PLA測試方法之一）。證明了只要考慮交叉點故障就自動包括固定型故障和橋接故障，建立了PLA統(tǒng)一的故障模型。

3．提出了精簡故障集的時延測試方法，包括不可測故障識別方法、可變雙觀測點的時延測試方法、精確串?dāng)_源通路時延故障模型及其測試生成。給出了使用靜態(tài)蘊(yùn)涵識別不可測通路時延故障的下界，有效精簡了時延測試的故障集。證明了可將完全時延測試所需要測試的通路數(shù)，從與電路規(guī)模呈指數(shù)遞增減少為線性增長。

4．發(fā)現(xiàn)了時序壓縮序列和矩陣二維空間變換之間的滿射關(guān)系，建立了對測試響應(yīng)進(jìn)行時序壓縮的理論分析方法，首次證明了卷積編碼壓縮電路的特性，拓展了內(nèi)建自測試的基礎(chǔ)理論。

本項研究發(fā)表的學(xué)術(shù)論文被SCI收錄34篇、EI收錄93篇；授權(quán)發(fā)明專利4件。2篇論文被收入該領(lǐng)域的經(jīng)典教材"Digital Systems Testing and Testable Design"，7篇論文被收入該領(lǐng)域有影響的專著"VLSI Test Principle and Architecture: Design for Testability"。此外，該領(lǐng)域國際知名學(xué)者E.J.McClusky, M.A.Breuer等均在論文中引用了我們的論文，對本項目的科學(xué)發(fā)現(xiàn)和提出的新方法作出較高評價。

本項目部分成果已成功應(yīng)用于中科院計算所研制的64位高性能通用處理器龍芯2號（4700萬晶體管）的可測試性設(shè)計，為芯片的質(zhì)量檢測提供了測試技術(shù)保障。

主要發(fā)現(xiàn)點：  1．提出了可編程邏輯陣列（PLA）測試的閔方法。證明了只要考慮交叉點故障就自動包括固定型故障和橋接故障，從而建立了PLA統(tǒng)一的故障模型，為PLA的測試產(chǎn)生提供了形式的方法。容易產(chǎn)生測試的PLA的設(shè)計提供了在設(shè)計階段就考慮測試問題的新思路。針對PLA的特點，面向乘積線的測試產(chǎn)生方法可以做到高速而有效；容易產(chǎn)生測試PLA設(shè)計方法從方法論角度創(chuàng)新，在設(shè)計階段就設(shè)計一種容易產(chǎn)生測試PLA，使得不增加特殊硬件，即可使測試產(chǎn)生問題變成一個線性復(fù)雜性的計算問題，突破了其他方法的框框。[容錯計算理論][代表1-3]

2．提出了布爾過程新概念。把數(shù)字電路的邏輯行為與定時特性結(jié)合起來，用解析的方法系統(tǒng)地處理數(shù)字集成電路。使數(shù)字電路的邏輯行為成為時間的具有可數(shù)個不連續(xù)點的函數(shù)，使得用解析方法研究數(shù)字電路成為可能。彌補(bǔ)了數(shù)字集成電路測試?yán)碚摰牟蛔悖ú紶柎鷶?shù)只能反映邏輯功能、時態(tài)邏輯不能反映計算性能）。布爾過程的樣本是波形。對于波形，給出了它的范式表示，并且證明了波形的范式表示的存在性和唯一性；定義了波形間的距離和極限。基于波形極限，引入了通路敏化與時延的概念，給出了通路敏化的充分必要條件。已成功應(yīng)用于求最長可敏化通路和動態(tài)電流測試。[容錯計算理論][代表4-5]

3．提出了精簡故障集的時延測試方法，包括不可測故障識別方法、可變雙觀測點的時延測試方法、精確串?dāng)_源通路時延故障模型及其測試生成。給出了使用靜態(tài)蘊(yùn)涵識別不可測通路時延故障的下界，有效精簡了時延測試的故障集。證明了可將完全時延測試所需要測試的通路數(shù)，從與電路規(guī)模呈指數(shù)遞增減少為線性增長。[容錯計算理論][代表6-8]

4．提出了測試響應(yīng)時序壓縮的理論分析方法。發(fā)現(xiàn)了時序壓縮序列和矩陣二維空間變換之間的滿射關(guān)系。融合概率論、圖論和矩陣變換等數(shù)學(xué)工具，證明并分析了卷積編碼壓縮電路的特性。演化出未知位容忍能力特征函數(shù)，提出了多權(quán)重時序壓縮方法。[容錯計算理論][代表9-10]

主要完成人：  1.   閔應(yīng)驊

提出總體學(xué)術(shù)思想和研究方案、闡明科學(xué)理論；對第1發(fā)現(xiàn)點"可編程邏輯陣列（PLA）測試的閔方法" 和第2發(fā)現(xiàn)點"布爾過程論"做出了創(chuàng)造性貢獻(xiàn)；是"PLA測試的閔方法"的主要提出人；是"布爾過程論"的共同提出人；是專利"集成電路全速電流測試方法"的主要發(fā)明人。是[代表1-7]署名作者；在該項研究中的工作量占本人工作量的90%。

2.   李曉維

提出研究方案和手段、闡明科學(xué)理論；對第3發(fā)現(xiàn)點"精簡故障集的時延測試方法"和第4發(fā)現(xiàn)點"測試響應(yīng)時序壓縮的理論分析方法"做出了創(chuàng)造性貢獻(xiàn)；是"測試響應(yīng)時序壓縮的理論分析方法"的共同提出者；是專利"一種單輸出無反饋時序測試響應(yīng)壓縮電路"和"一種線間串?dāng)_減速效應(yīng)的時延測試生成方法"的共同發(fā)明人。是[代表8-10]署名作者；在該項研究中的工作量占本人工作量的80%。

3.   李忠誠

提出研究方案和手段、闡明科學(xué)理論；對第2發(fā)現(xiàn)點"布爾過程論"和第3發(fā)現(xiàn)點"精簡故障集的時延測試方法"做出了創(chuàng)造性貢獻(xiàn)；是"布爾過程論"的共同提出人；是"精簡故障集的時延測試方法"的共同提出者。是[代表4-7]署名作者；在該項研究中的工作量占本人工作量的70%。

4.   李華偉

解決關(guān)鍵性學(xué)術(shù)難題；對第3發(fā)現(xiàn)點"精簡故障集的時延測試方法" 和第4發(fā)現(xiàn)點"測試響應(yīng)時序壓縮的理論分析方法"做出了創(chuàng)造性貢獻(xiàn)；是"精簡故障集的時延測試方法"的共同提出者；是"測試響應(yīng)時序壓縮的理論分析方法"的共同提出者；是專利"電路時延測試方法"的發(fā)明人；是專利"一種線間串?dāng)_減速效應(yīng)的時延測試生成方法"的共同發(fā)明人。是[代表7-10]署名作者；在該項研究中的工作量占本人工作量的90%。

5.   韓銀和

解決關(guān)鍵性學(xué)術(shù)難題和實驗技術(shù)難點；對第4發(fā)現(xiàn)點"測試響應(yīng)時序壓縮的理論分析方法"做出了創(chuàng)造性貢獻(xiàn)；是"測試響應(yīng)時序壓縮的理論分析方法"的共同提出者；是專利"一種單輸出無反饋時序測試響應(yīng)壓縮電路"的共同發(fā)明人。是[代表9-10]署名作者；在該項研究中的工作量占本人工作量的90%。

10篇代表性論文：  1.   "A PLA Design for Ease of Test Generation," 14th Intl. Symp. Fault-Tolerant Comput, FL, USA, June 1984, pp.436-442

2.   "Strongly Fault Secure PLAs and Totally Self--Checking Checkers," IEEE Trans. on Computers, Vol. 37, No.7, July 1988. pp.863-867

3.   "容易產(chǎn)生測試的 PLA", 《中國科學(xué)》A輯, 1990年8月, 第8期, pp.869-879 (Yinghua Min, "Programmable Logic Arrays with the Properties of Easy Test Generation," Science in China, (Series A), Vol.33, No.12,

4.   "Boole過程論",《中國科學(xué)》E輯, 1996年12月, 第26卷, 第6期, 第541-548頁 (Yinghua Min, Zhongcheng Li, and Z.Zhao, "Boolean Process," Science in China, Series E, Vol.40, No.3, June 1997, pp.250-257)

5.   "IDDT Testing versus IDDQ Testing," J. of Electronic Testing: Theory and Applications, Vol.13, No.1, pp.51-55, Aug. 1998

6.   "Efficient Identification of Non-Robustly Untestable Path Delay Faults" IEEE Intl Test Conf. Washington D.C., Nov. 1997, pp.992-997

7.   "Reduction of Number of Paths to be tested in Delay Testing," J. of Electronic Testing: Theory and Applications, Vol.16, No.5, Oct. 2000, pp.477-487

8.   "Selection of Crosstalk-induced Faults in Enhanced Delay Test", Journal of Electronic Testing: Theory and Application, Vol.21, No.2, 2005, pp.181-195

9.   "Test Resource Partitioning Based on Efficient Response Compaction for Test Time and Tester Channels Reduction", Journal of Computer Science and Technology, Vol.20, No.2, 2005, pp.201-209

10.  "Theoretic Analysis and Enhanced X-Tolerance of Test Response Compact based on Convolutional code", Proc. of IEEE Asia and South Pacific Design Automation Conference (ASP-DAC2005), Jan. 18-21, 2005, S